在VHDL程序中，可以使用兩種方式添加注釋：
例如：
-- 這是一個單行注釋 signal clk : std_logic;
/* 這是一個 多行注釋 */ signal rst : std_logic;
請注意，注釋只是對代碼的解釋性描述，對于實際的硬件描述并沒有任何影響。編譯器會將注釋部分完全忽略掉。
